IBM valida NanoStack en un chip de prueba de 0,7 nm, con foco en densidad, SRAM y una ruta experimental hacia producción futura
Editado con IA, basado en las imágenes de IBM.
IBM presentó una tecnología de chip sub-1 nm basada en NanoStack, una arquitectura tridimensional que apila transistores para avanzar más allá de la generación de 2 nm. El anuncio corresponde a un prototipo de investigación en el nodo CMOS 7A, equivalente a 0,7 nm o 7 ángstroms, y no a un procesador comercial disponible.
El anuncio llega respaldado por dos trabajos técnicos asociados a NanoStack en el Symposium on VLSI Technology. El primero es “NanoStack Transistor Architecture for CMOS 7A Node and Beyond”, presentado en VLSI 2025, y describe la arquitectura de transistores para el nodo CMOS 7A y generaciones posteriores.
El segundo trabajo es “Area and Performance of Staggered-Channel Nanostack SRAM Bitcells”, presentado en VLSI 2026. Ese paper aborda el uso de celdas SRAM NanoStack con canales escalonados, un punto relevante porque IBM atribuye a esta arquitectura una reducción de 40 % en el área de SRAM frente a 2 nm.
A partir de esos resultados, IBM ahora muestra una validación física más visible: un chip de prueba fabricado con la tecnología NanoStack. La compañía afirma que esta ruta permitiría colocar casi 100.000 millones de transistores en un chip del tamaño de una uña, junto con hasta 50 % más rendimiento o 70 % mayor eficiencia energética frente a su tecnología de 2 nm.
IBM posiciona esta tecnología en una etapa posterior a sus chips de 2 nm y la presenta como una ruta para colocar casi 100.000 millones de transistores en un chip del tamaño de una uña. Esa cifra describe la capacidad esperada de la tecnología, no necesariamente el número de transistores del chip de prueba mostrado en las imágenes.
El anuncio de IBM se entiende a partir de cuatro datos técnicos que sitúan a NanoStack como una arquitectura de escalado por debajo de 1 nm, más que como una simple reducción del nombre del nodo.
IBM presenta estos puntos como la base técnica del salto a CMOS 7A. La siguiente imagen sintetiza esa comparación frente a 2 nm y permite ubicar el rol de NanoStack dentro del anuncio.
En los nodos modernos, el nombre comercial del proceso no equivale a una sola medida física dentro del transistor. En este caso, 7A identifica una generación de fabricación más avanzada dentro de la hoja de ruta lógica de IBM, con estructuras que deben observarse a escala nanométrica y atómica para entender el nivel de integración alcanzado.
La imagen microscópica muestra cortes y ampliaciones de la estructura sub-1 nm, con escalas de 20 nm, 10 nm y 4,5 nm. La zona marcada con 15 filas de átomos de silicio ayuda a visualizar que el anuncio trata de una arquitectura extremadamente cercana a límites materiales, no solo de una reducción convencional de tamaño.
IBM compara la investigación frente a su tecnología de 2 nm y apunta a dos posibles situciones
La firma también destaca a NanoStack con un escalado de área de 50 % en la estimación de potencia y rendimiento.
El siguiente gráfico forma parte de una ponencia de IBM, donde se compara nanosheets de 2 nm con NanoStack 7A y permite ver que IBM no presenta el avance solo como una reducción geométrica. La arquitectura cambia la disposición de los transistores y busca mejorar la relación entre potencia, rendimiento y densidad.
La SRAM (Static Random Access Memory) es la memoria interna de alta velocidad que los procesadores usan para guardar datos temporales cerca de las unidades de cómputo. Su escalado importa porque ocupa una parte relevante del área en muchos chips lógicos, por lo que una reducción de 40 % permite aumentar densidad o liberar espacio para otros bloques del diseño.
En esta parte del trabajo técnico, IBM muestra una bitcell, es decir, la celda mínima que almacena un bit dentro de una matriz de memoria SRAM. La diapositiva también destaca el gate merge, una estructura que conecta la compuerta superior y la compuerta inferior en NanoStack para que la celda apilada funcione como una unidad compacta.
Dicho de otro modo, la imagen anterior muestra cómo IBM intenta ahorrar espacio dentro del chip al construir una celda de memoria en vertical. En lugar de ubicar todos los componentes solo en una superficie plana, NanoStack coloca partes de la celda en dos niveles y usa el gate merge para unir la compuerta superior con la inferior, lo que permite reducir la altura de la celda y aumentar la densidad de memoria.
NanoStack usa una integración tridimensional en la que los transistores no solo se reducen en el plano horizontal, sino que también se apilan en capas. Esa disposición permite trabajar con un Top-FET y un Bottom-FET separados, una diferencia importante frente a diseños donde las restricciones de una capa pueden limitar el conjunto completo.
La referencia de 2025 ayuda a entender el origen de la arquitectura, porque muestra una capa inferior NMOS, una capa superior PMOS basada en Si/SiGe y una separación intermedia indicada en 25 nm.
El flujo de fabricación muestra una secuencia en la que se construye primero el Bottom-FET, luego se unen los canales del Top-FET y más tarde se transfiere la estructura a la oblea final. Esa ruta permite fabricar y optimizar capas por separado antes de integrarlas en una arquitectura común.
IBM también ubica NanoStack dentro de una hoja de ruta lógica que viene desde FinFET, pasa por nanosheet y avanza hacia nodos por debajo de 1 nm. La compañía asocia esa etapa con integración secuencial, escalado de pistas, innovación de materiales e interconexión por la parte posterior.
El anuncio no se limita a una simulación de arquitectura, de hecho la firma mostró una oblea de 300 mm asociada a la tecnología sub-1 nm, una señal de que el trabajo llegó a una etapa de fabricación experimental sobre sustratos de tamaño industrial.
La imagen de la oblea permite ver el patrón completo de fabricación y el chip de prueba dentro de la matriz. Ese chip no debe entenderse como un procesador final, sino como una plataforma para validar estructuras, celdas y rutas de proceso.
A continuación se ve la vista ampliada del chip revela una matriz formada por múltiples bloques internos. Esa composición es habitual en chips de prueba, donde se incluyen diferentes estructuras para medir comportamiento eléctrico, densidad, fabricación y compatibilidad entre etapas del proceso.
IBM plantea que existe una ruta hacia producción en un plazo de hasta cinco años, aunque el anuncio todavía pertenece al terreno de investigación avanzada. La compañía relaciona el avance con su centro de Albany y con herramientas como High NA EUV, además de procesos desarrollados junto a proveedores de equipamiento semiconductor.
La pregunta industrial es quién fabricaría esta tecnología y bajo qué calendario. Rapidus aparece como un actor vinculado a IBM en 2 nm, pero la información publicada no asigna NanoStack a una producción concreta con esa compañía ni define acuerdos comerciales para CMOS 7A.
El avance técnico está en haber llevado NanoStack a una demostración física sub-1 nm, con mejoras proyectadas en rendimiento, eficiencia y densidad de memoria. La siguiente etapa dependerá de la madurez del proceso, la disponibilidad de herramientas, el rendimiento de fabricación y la decisión de convertir esta arquitectura en una plataforma comercial.
